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实验题目：音频信号处理实验

课程简要信息

课程名称：数字电路与系统设计EDA实验

课程学时：32学时实验课

项目学时：8学时（课内8学时、课外学生自做预估8学时）

适用专业：电子信息工程

学生年级：大三第一学期

实验内容与任务

本案例为《数字电路与系统设计EDA实验》课程最后的综合实验项目，要求设计一个音频信号处理系统，能够为输入音频实时生成回声或变声播放。系统框图如下图1：

图1音频信号处理系统框图

本实验要求设计硬件描述语言程序，通过FPGA开发板和一个音频信号处理电路，控制音频信号采集、处理和输出，要求实时输出音频能够产生回声效果或实现变声效果。实验使用FPGA开发板和一个实验配套附加电路板，实现FPGA控制音频信号采集，在FPGA内部对音频信号进行处理，产生回声信号，发送到外部音频输出端口。附加电路板上已经包含了音频的输入和输出接口，以及A/D和D/A转换器。

本实验项目设置了多个任务模块，难度层层递进，对不同能力的学生都有足够内容的实验训练和考查。

（1）基本部分——设计音频信号处理及回声生成器

设计一个音频信号全通处理模块，控制AD转换器的数据输入以及DA转换的数据输出，实现音频信号全通路系统。
设计一个前馈结构的信号延迟处理模块，实现具有固定延迟的回声生成系统。
设计一个反馈结构的信号延迟处理模块，实现多重回声生成系统。

（2）发挥部分——设计带有可变延迟的回声生成器

通过逻辑开关输入控制音频信号的延迟量，设计一个可调延迟量的回声生成系统。

（3）创新部分——设计数字变声器

组合多种处理方法，设计一个人声语音变声系统。

实验过程及要求（限300字）

学习了解数字信号处理的前馈结构及反馈结构，掌握FIR滤波器和IIR滤波器的结构和工作原理。
设计音频信号处理与延迟仿真，合理设计延迟时间和增益的参数，并利用Matlab等软件进行仿真验证，观察波形或直接监听仿真的回声效果；
查阅DAC芯片和ADC芯片的数据手册，设计DA转换电路和AD转换电路的程序控制模块；
查阅附加电路板的原理图，掌握整个电路工作的信号数据流，设计音频信号处理模块，实现信号流的延迟、增益和求和。
设计顶层实体，根据系统信号流，将所有的模块连接起来。编译整个项目设计工程文件，利用modelsim进行信号传输的仿真验证，保证信号通路畅通。
将FPGA开发板与附件电路连接好，配置FPGA的引脚分配。对项目文件进行编译，并加载到开发板上。
测试回声生成器的效果。尝试调整延迟和增益，改变回声（及变声效果）效果。
分组实物验收，记录完成情况，并计入成绩。
撰写设计总结报告，给出总评成绩。

实验环境条件

项目实施需要的环境条件如下：

实验设备：计算机、音乐播放器（可选计算机或手机）、耳机（或音频输入端口音箱）等。
实验器材：FPGA开发板（可选DE0，DE1，DE10-nano等）、实验配套附加电路板（包含AD和DA转换器、运放以及音频输入输出接口），usb-blaster连接线，3.5mm音频连接线。
设计软件工具：Quartus EDA软件、Modelsim开发仿真软件、Matlab仿真软件等。
参考资料：MCP4911、MCP3002、MCP604等器件数据手册。

教学目标与目的（限150字）

通过循序渐进的实验项目设计，培养学生掌握利用硬件描述语言和可编程逻辑器件设计数字信号处理系统的方法。
培养学生掌握数字系统设计、数字与模拟信号的相互转换、基本数字滤波器、硬件描述语言编程设计及仿真等电子技术的知识和运用能力。
培养与提升学生的工程实践能力，提高创新意识与团队协作的素养。

教学设计与实施进程

（1）实验项目与对应课程设计

本实验项目是《数字电路与系统设计EDA实验》课程的实验课程环节的最后一部分的综合实验。

我们开设的《数字电路与系统设计EDA实验》课程为32学时，其中包含8学时的理论讲授，主要讲授硬件描述语言和可变程逻辑器件；24学时为实验课程，包含了如下5个实验课程：

1）EDA软件和FPGA开发板使用实验（4学时）：包含了EDA软件使用和FPGA开发板使用的学习和练习，通过小型的加法器和数据选择器设计及仿真，练习软件和开发板的使用。

2）原理图设计方法及组合逻辑设计实验（4学时）：实验包含了利用原理图设计方法设计7段式数码管译码器，实现多位数码管显示以及二进制数转为十进制数在六位数码管上显示十进制数。

3）计数器及有限状态机设计实验（4学时）：实验包含了计数器设计，实现数码管显示16位计数器实验，此外包含扩展和挑战的实验，有伪随机序列设计、方式赛车起跑灯设计实验。

4）SPI串行接口设计与数模转换控制实验（4学时）；在此实验中引入了我们项目的实验配套附加电路板，进行DAC控制器接口设计实验、PWM实现DA转换实验，后续的扩展和挑战实验有ADC控制器接口设计实验、可变频率正弦波发生器实验。

5）音频信号处理实验（8学时）：这是本课程最终的综合实验，此部分占课程成绩评定的70%（其余30%由此前实验项目验收和平时课堂成绩决定）。本实验需要利用此前实验的部分内容和模块，包括时钟分频模块、AD和DA转换器的接口模块、数码转换译码模块等，此实验需要完成现场验收和实验报告。实验任务列表如下：

表1 音频信号处理实验任务安排

教学安排	实验题目	实验学时
任务一	实现音频信号全通路系统	2学时
任务二	实现具有固定延迟的回声生成系统	2学时
任务三	实现多重回声生成系统	2学时
任务四（挑战实验）	设计带有可变延迟的回声生成系统	2学时（课外学生自行设计）
任务五（创新实验）	设计人声语音变声系统	2学时（课外学生自行设计）

除了第一次的软件和开发板使用实验课程之外，每个实验课程部分有包含了若干小实验题目。实验项目有基础必做实验，还有发挥和挑战创新的实验。实验任务循序渐进，难度逐步提升，每个项目都为最后构成一个整体的数字信号处理系统提供支持。

本实验课程是一个完整系统的设计实践工程，需要经历学习研究、方案论证、编程设计、时序仿真、硬件调试、设计总结等过程。

（2）教学过程设计

实验教学的具体实施过程安排包括：预习自学、现场教学、学生实验进行程序设计仿真与硬件调试、现场验收、实验总结等过程。教师现场教学讲解1课时，安排实验任务，并引导学生进行系统设计、仿真与调试。实验课程的课堂时间之外，开放空间开放设备。学生正常两人一组组队（学生可自选单人组队），在两周的时间内完成实验设计与调试测试，教师固定时间在指定实验室指导，不定时线上指导。完成后实物现场验收并提交实验报告。

在教学过程的实施中注意应在以下几个方面加强对学生的引导：

1)课前准备：

在课前提前让学生查阅资料，复习数模和模数转换器的原理；复习FIR和IIR数字滤波器的原理。利用matlab进行仿真。

学生应准备好此前课程要求完成必须完成的硬件描述语言程序模块。

教师重点引导学生学习掌握前馈结构和反馈结构的数字信号处理流程，利用matlab编程仿真实现信号处理。

2)现场教学：教师介绍包括实验背景需求、任务安排、实验原理与参考方案、实验要求、课后思考等部分教学内容。

介绍实验背景需求，激发学生兴趣；引导学生理解系统的各个模块功能和连接要求，熟悉实验任务；

教学中通过实验原理与参考方案的介绍，引导学生熟悉解决实际工程问题整体思路与步骤，包括：原理分析、方案论证、程序设计、时序仿真、硬件验证、调试优化等。

与理论课教学不同，实验教学中重点引导学生理解音频信号处理及回声产生的理论原理到工程实现的方法，以及将各个关键模块整合调试验证的方法，引导学生独立完成自己的程序设计。

。

**3）**程序设计与硬件调试：学生开始实验，进行程序设计与硬件验证测试。

教学中引导学生逐步完成实验项目，利用软件对程序进行时序仿真验证，掌握将程序下载到硬件调试的流程与方法。

学生需要根据实验任务设计各个程序模块，并编写测试程序完成时序仿真，之后将程序加载到FPGA开发板上验证测试。通过与实验配套的音频处理附加板，实现硬件的调试，完成硬件程序加载与功能测试与调试。

学生此环节在课堂一般完成部分程序设计，需要学生在课后完成剩余的实验任务。课后实验室开放，学生可自行前往。教师固定时间到实验室指导，教师同时在线上平台答疑指导。

教师引导学生注意调试过程中硬件连接和引脚配置的影响，电路工作的稳定性与可靠性；在让学生理解必要的时序仿真分析与硬件调试之间的关系。

4）现场验收：学生在完成实验后，教师对其完成情况进行现场验收并打分。

实物验收中，除了对主要的功能完整性进行验收之外；还要注意学生对设计程序的规范性；通过提问考查学生对系统结构与模块构成、模块间的接口方式、功能与参数相关性的方面的理解，以及学生的自主创新实现能力。

5）实验总结：学生撰写并提交实验设计报告，教师打分。

教师应引导学生注意实验报告撰写的规范性与完整性，并注意实验数据的测试与误差分析。

实验原理及方案

本实验项目案例为《数字电路与系统设计EDA实验》课程最后的综合实验项目——音频信号处理实验。实验项目要求设计一个音频信号处理系统，能够实时为音频生成回声或进行变声。

本项目需要利用一个FPGA开发板和实验配套的附加电路板，实现FPGA控制音频信号采集，在FPGA内部对音频信号进行处理，产生回声信号，发送到外部音频输出端口。附加板包括一个10位AD转换器和一个10位DA转换器，一个四路运算放大器，还有用于耳机（模拟输出）和音源（模拟输入）的接口，以及一个滑动变阻器。附加板及其原理图如图2所示。

图2 附加电路板及原理图

模拟音频信号由标准3.5mm音频线从声源（可以为电脑端输入或是手机等），通过通道CH1输入附加电路板上的10位模数转换器，将模拟信号转换为数字信号。ADC串行外设接口模块负责信号传输，将10位数字信号data_in传输至FPGA内部的音频信号处理模块处理。该模块内生成回声信号，输出10位数字信号data_out，经PWM及低通滤波器模块和数模转换器模块处理后，从FPGA输出到附加板上。含回声的模拟声音信号同时经左声道及右声道输出至3.5mm音频接口，再连接播放设备可以播放音频。系统运行期间，FPGA提供系统时钟频率为50MHz。时钟分频模块输出频率为10kHz的激励信号保证两个串行外设接口模块的正常功能。FPGA内部模块与外部电路的系统方案如图3所示。

图3 项目设计方案框图

本实验项目主要的工作是将所有的FPGA程序模块组合起来，形成一个完成的音频信号数据处理流。完成音频信号输入采集，送到中心处理器模块完成信号处理，之后再送到数模转换模块，分别用PWM方式和DAC转换的方式，产生双声道的音频信号，送到音信信号输出端播放。

在本实验项目之前的实验课程已经逐步完成了本实验所需要部分FPGA内部模块的程序设计，包含时钟分频模块、数模转换的串行外设接口模块、模数转换的串行外设接口模块、脉冲宽度调制数模转换模块等部分。在本实验项目将聚焦于“音频信号处理模块”的设计。

在“音频信号处理模块”的设计实验中，我们将实现音频输入输出全通处理系统、实现具有固定延迟的回声生成系统、实现多重回声生成系统、设计带有可变延迟的回声生成系统、设计人声语音变声系统的实验任务。

（1）音频信号回声生成原理

下图4显示了现实中的回声生成的基本物理原理。声源到达其收听者有两个组成部分：直接路径信号x(t)和反射路径信号βx(t-T)，它是x(t)的衰减的分量，由因子β衰减，从地面等环境反射。反射信号也相对于直接路径信号x(t)延迟了T。一般情况下，回声相对原声的延迟超过50毫秒以上时，人耳就可以分辨出回声。因此，我们在设计回声生成时一定要保证回声信号的延迟。

图4 回声产生的原理图

利用信号处理的知识，我们假设$x(n)$为原始信号，$y(n)$为经过延时、衰减迭加后产生的“回声信号”，声音信号和经延迟$R$个周期，衰减系数$\beta$（$\beta$<1）的单回声信号的方程有如下表示：

$$y(n) = x(n) + \beta x(n - R)$$

上述微分方程可用系统函数表示为：

$$H(z) = 1 + \beta \cdot z^{- R}$$

这构成了一个前馈结构滤波器，此为FIR滤波器，图5为其结构图：

图5 FIR滤波器示意图

在实际运用中，往往不止存在单一回声，反射声音多由多重回声构成，同时可能产生由密集回声形成的混响。实现等间隔的多回声信号，需各回声对应稍高级回声进行依次衰减处理，且附加$R$个周期的延时，此时FIR滤波器功能不足以达到效果，须采用IIR滤波器设计，我们采用一个最简单的反馈结构滤波器来实现。

当回声次数很多时多重回声的系统函数如下：

$$H(z) = \frac{1}{1 - \beta \cdot z^{- R}},|\beta| < 1$$

下图6为反馈结构的IIR滤波器结构图：

图6 IIR滤波器示意图

（2）音频信号回声生成仿真

为了更好的理解对应的回声生成原理和相应的滤波器结构，本实验在课前会布置作业让学生复习相应的滤波器其原理，并利用matlab软件进行语音信号变换的仿真。

通过编程读取一段语音信号，画出其时域波形，用FFT对读取的语音信号进行傅里叶变换，如图7所示。

图7 原始信号时域波形及频谱图

对原始信号取出单声道信号，并用filter函数对其进行衰减和延时，可以得到回声信号。

1）FIR滤波器产生一次回声

设计读取语音信号后，采取单声道信号进行分析并使用FIR滤波器进行滤波，同时通过向组成信号的数据矩阵中添加零矩阵的方式实现信号延时，得到单回声信号，从而分析其时域及其频域信息。如图8所示。

图8 单回声信号幅值及相位图

（2）IIR滤波器产生多次回声

设计使用函数y2=filter(1,[1,zeros(1,80000/(N+1)),0.7],[b',zeros(1, 40000)])；通过改变式中N的数值可设置回声的次数，实现IIR滤波器处理信号，后分析时域及频域图像。

其三次回声信号如图9所示。

图9 三次回声信号幅值及相位图

（3）音频信号处理实验任务

根据图3所示的我们音频信号处理系统，项目设计方案中FPGA内的模块包含时钟分频模块、数模转换的串行外设接口模块、模数转换的串行外设接口模块、脉冲宽度调制数模转换模块。因此设计对应程序模块如表2所示。

其中，顶层设计模块ex_top.v和信号处理模块processer.v是需要在本节实验项目中设计实现的，而其他的模块则直接利用此前实验所设计的模块进行调用。本实验项目的前期课程，已经须通过3个实验项目的课程完成了二进制数转换显示的模块、分频计数模块、以及模数与数模转换器的接口数据转换模块。

表2 项目设计程序模块集合

模块	功能
ex_top.v	顶层模块，连接所有子模块，与FPGA引脚进行接口连接（本次实验新建）
processor.v	音频信号处理模块，将输入信号接收并处理后输出到输出端（本次实验新建）
clktick.v	时钟分频模块，产生10KHz的采样时钟信号（利用课程第3次实验的设计）
spi2adc.v	ADC串行外设接口模块，接收DAC转换器的数据（利用课程第4次实验的设计）
spi2dac.v	DAC串行外设接口模块，发送数据给DAC转换器（利用课程第4次实验的设计）
pwm.v	PWM DAC模块，设计PWM信号通过低通滤波转为音频信号（利用课程第4次实验的设计）
hex_to_7seg.v	数据转换译码模块，将二进制数转换成7段式数码管显示的电平信号（利用课程第2次实验的设计）

实验任务一：实现音频信号全通路系统

回声生成处理的基础是音频输入输出全通处理模块设计。主要控制基本的音频信号数据流输入输出操作，保证整个系统中音频信号数据流的正确性。

首先，数据被传输入处理器模块，校正ADC转换器数据（使用偏移二进制，0V表示为-385），data_in[9:0]减去偏移量385，得到补码值x[9:0]。随后，将X连接到Y。最后，将Y值从补码值转换为偏移二进制，设置偏移量为512。该模块的原理框图如图10所示。

图10 音频输入/输出全通模块

对此部分模块编写相关Testbench仿真模块，查看波形是否符合预期，参考图11。

图11 音频输入/输出全通模块仿真波形

实验任务二：实现具有固定延迟的回声生成系统

回声生成的基本方法可以用图12所示的信号流图来实现，这涉及三个部分：延迟模块，增益模块和加法器。

图12 回声信号流图

延迟模块可以用FIFO（frist in frist out）的缓冲器实现。

特别注意：FIFO缓冲器的深度决定了生成回声的延迟时间，延迟时间需要超过50ms的时间（人耳才能分辨出来回声效果）。本实验建议设计一个8192 × 10位的FIFO组件，该FIFO用于存储最新的8192个采样。此前利用分频器产生了10kHz的分频时钟，在控制时钟下提供8192*0.1ms的延迟。

在回波模拟电路开始提供回波之前，必须首先完全填充FIFO（即等待直到“full”信号产生）。此后，ADC采样和DAC采样的写入是同步的，FIFO始终保持full。读取数据始终是写入数据延迟8192个采样周期。为了对回声实现衰减，采用移位器右移一位相当于除以2的方法，衰减系数β设为1/2或1/4。

整个回声生成是放在音频信号处理器模块processor.v内实现的，其原理如图13所示。

图13 回声处理器内部功能结构

对本部分程序设计Testbench文件仿真。通过编写写入数据任务，测试产生回声的FIFO模块的功能。

在测试主程序中输入多个数据（例如：10’h1111、10’h2222、10’h3333、10’h4444）再多次读取以测试其先入先出的功能，从而实现其产生8192个单位时间的延迟（0.8192ms），产生回声信号中延迟部分的信号之功能。参考图14。

图14 处理器部分仿真时序

实验项目三：实现多重回声生成系统

前步实验任务的设计产生一个单一的回波，信号流图只有前馈路径。对信号流图稍作修改，把信号流改为反馈结构，即可产生多个回波，如下图15所示。

图15 多重回声生成原理

注意延迟块存储输出样本y(t)，而不是输入样本x(t)。从x(t)中减去产生衰减和延迟的y(t) 以产生下一个输出。

图16 多重回声处理内部功能结构

学生可以参考图16的结构设计音频信号处理模块的程序，并对其进行测试。

实验任务四（挑战实验）：设计带有可变延迟的回声生成系统

在这个任务中，将设计一个可变延迟的回声生成系统。用输入开关SW[8:0]改变回波延迟。这个延迟量（毫秒）将以十进制数字显示在7段式数码管上。本实验的参考设计如下图17所示。

图17 可变延迟回声生成器

此项目中的音频信号处理模块中包含了如下一些功能模块：

RAM延迟块：用双端口RAM块（8192 × 10位）来代替FIFO来实现延迟块，其中，一个写入端口（用于存储ADC采样）和一个读取端口。

地址生成器：一个13位计数器用于生成RAM的读取地址。写入地址是由读取地址并加上从SW[8:0]获取的值。因为地址是13位宽的，9位延迟设计数值是在其低位补充了4位的“0000”。因此，读和写的采样延迟间隔是：SW[8:0]x16x0.1 msec（毫秒）。

注：本实验最初是在DE1开发板，使用的是CycloneIII的器件，写入数据值y[9:1]是9位而不是10位宽。因为Cyclone III FPGA中的嵌入式内存可配置为9位的数据宽度。在存储到延迟块之前，输出数据值被截断为9位。可以很容易地通过符号扩展将9位值扩展到10位来实现：{q[8]，q[8:0]}。

使用DE0开发板时，FPGA为CycloneV，支持的双端口RAM模块是1K x 10位，因此可以直接以10位数据位宽来处理。这里的双端口RAM块大小也应调整为（1K x 10位）。

项目任务五（创新实验）：设计人声语音变声系统

这部分实验任务的目的是提供一个开放的问题，可以尝试探索自行设计一个数字系统并实现对应的电路。本部分的任务是要求设计一种可以接收人类语音信号的处理器，然后以一种变声的方式掩盖身份，而语言仍然是可理解的。

一种方法是改变扬声器的音调（例如，让它听起来像唐老鸭），有很多种方法可以进行音高变换，我们的实验不考虑；另一种方法是本项目的实验内容相似的方式，是采用一种基于两个单独延迟通道处理的语音信号混合衰减（即组合）技术。下图18描述了这个方法的原理图。

图18 变声器实现原理

声源通过两个独立的延迟模块，提供KA和KB采样延迟，这两个延迟随时间而变化。然后用GA和GB对延迟信号进行衰减，并与加法器连接。为了尽量减少输出信号中的伪影和不连续性，并保持恒定的音量，增益值GA和GB被设计成相互交叉衰减，当一个渐变（从0到1）时，另一个则逐渐下降。四个参数KA、KB、GA和GB随时间变化的曲线图可以参考图19所示变化。