实验题目：双稳态元件测试与研究

1. 课程简要信息

课程名称：（数字逻辑电路）
课程学时：（讲课 56学时、实验24学时）
适用专业：（信息专业、自动化专业、电子专业、微电子专业、计算机专业）
学生年级：（大二第二学期或大三第一学期）

2. 实验内容与任务（限 500 字，可与“实验过程及要求”合并）

1）在面包板上,用MSI器件D触发器实现低有效 SR锁存器（/S-/R锁存器）并测试功能。
2）在面包板上,用MSI器件测试和验证D触发器的逻辑功能，记录次态真值表，测试输入输出电平变化。
3） 在Quartus软件中，学习了解 “缓动 D触发器模型”工程延时设计原理。
4） 在Quartus软件中，打开 “缓动D 触发器模型动画”工程下载到开发板上，通过屏幕互动测试研究维持阻塞 D触发器工作的原理细节，D触发器的工作过程和违反建立保持时间时电路进入和退出亚稳态的过程。

3. 实验过程及要求（限 300 字）

1）在实验Step1中，引导学生复习从/S-/R锁存器到边沿触发的维持阻塞D触发器的变化过程。让学生用D触发器分析/S-/R锁存器的时序关系，经过分析回答问题，鼓励相互讨论。
2）在实验 step2 中，要求学生用教材上的次态真值表格式认真测试记录，鼓励学生画出波形变化过程给老师看。
3）在实验 step3 中，教师讲解结构，对学生没有强制要求，主要是激发学生兴趣。让学生能举一反三，根据本实验自己设计别的触发器类型。
4）在实验 step4 中，让学生自由发挥进行功能测试与分析，注重通过回答问题进行思考，鼓励学生相互讨论。
5）提出实验报告要求，总结实验，关注本实验所采用的方法。

4. 相关知识及背景（限 150 字）

相关知识：电平锁存器与边沿触发器的区别、边沿触发器建立保护时间、触发器时钟最高频率Fmax、触发器异步置0 端和异步置1端的使用约束条件，违反约束条件的后果。学生知识背景：在课堂上教学中，通过从/S-/R 锁存器到边沿触发维持阻塞 D 触发器的顺序学习了演化过程及次态真值表、次态方程、次态卡诺图、时间图、约束条件等知识。

5. 教学目标与目的（限 100 字）

本实验通过实际操作，使学生掌握电平锁存器与边沿触发器的区别，清晰边沿触发器建立保护时间、FMAX、异步置 0 置 1 等约束条件。学习用实验的方法分析解决实际中难以出现的问题，从而通过验证型实验培养学生的创新能力。

6. 教学设计与引导

本实验是对传统的验证型实验的思考，在创新性实验被愈加重视的今天，如何设计验证型实验非常重要。本实验使用辅助手段让学生由实入虚，从而在知识获取上由浅入深，进而主动思考，透彻掌握知识要点。由于在课堂中已经经过动画讲述过了从/S-/R 锁存器到边沿触发的维持阻塞 D 触发器的演变过程，学生已经掌握了相关知识内容。因此在实验中，不用过多涉及理论内容。在实验教学中，应在以下几个方面加强对学生的引导：

1）在 step1 用了反演化的方法，让学生使用 D 触发器去观察/S-/R 锁存器。即能一个器件两用，减少实验时间，又能让学生在实践中牢记电路的变化过程。过程中需要引导学生通过测试和回答问题思考低有效 SR 锁存器的原理和约束条件，从而掌握锁存器的基本原理和使用方法。这时要鼓励学生讨论。

2）在step2环节中，从/S-/R锁存器使用同一个器件回归到D 触发器，验证D触发器的基本功能。由于step1已经回答了异步问题，这时要注意引导学生在 step1问题的基础上，手动操作确认边沿触发的特点和变化规律，领悟到边沿触发避免了电平触发导致空翻的优势。

3）在 step3“缓动 D 触发器模型”环节中，通过延时模型，让学生通过实验思考如何创造方法去发现和解决实际中难以出现的问题。通过画图的方法讲解该结构，引导学生关注分频器、计数器、移位寄存器、FIFO 这些D触发器的使用方法，这些知识本就在课程后面章节会讲述。通过这个例子，也会激起学生对D 触发器教节的兴趣和重视。特别是了解到看似复杂的知识，其实通过细心的思考和设计就可以实现，不一定是难以达到的。引导学生思考这个缓动 D 触发器模型可以帮助我们看到哪些现实中看不到的细节问题。

4）在 step4 环节，经过前三个环节的学习和铺垫，学生已经意识到建立保持时间的问题可以尝试分析了。因此在这个环节，教师不用引导，学生会自主进行动手观察、分析和讨论。不用特别强调什么是对的，什么是错的。而是引导学生仔细对照电路图观察波形，分析问题。并于课后查阅亚稳态（Metastability）、系统平均无故障时间（MTBF）相关文献，增加学生对问题的认识，对电子电路本质的认识。

5）在实验最后与学生一起进行总结，电平锁存与边沿触发的区别。D 触发器工作需要满足建立保持时间，不满足建立保持时间可能进入亚稳态，并讨论解决办法。

6）在每个环节的验收过程中，鼓励学生的细心观察和仔细分析及推理而不是速度或者对错。

7. 实验原理及方案

Setp1:

在面包板上，用D 触发器实现/S-/R锁存器并测试功能。

1）比较下图的边沿触发维持阻塞D 触发器原理图和/S-/R锁存器原理图。请观察并确认：如果将D 触发器的CLK管脚固定接低电平，该触发器就成为了/S-/R锁存器。

图1 边沿触发维持阻塞D 触发器原理图

图 2 /S-/R 锁存器原理图

2）在面包板上，放一片 74 系列双 D 触发器 74LS74 或者 74HC74，如下图所示：

图3 D触发器功能验证准备图

其中 74LS74 是基于 TTL 工艺的上升沿触发的边沿触发维持阻塞 D 触发器；74HC74 是基于CMOS 工艺的上升沿触发的边沿触发维持阻塞 D 触发器。两种芯片逻辑功能一样，都可以在 5V 电源下工作。但是接法略有不同。下图以On Semiconductor公司 74HC74 数据手册为例展示了其管脚分布、次态真值表和逻辑框图。

图 4 双 D 触发器 74HC74 原理图

states are unpredictable if Set and Reset go high simultaneously.

使用芯片内部两个触发器其中的一个 D 触发器，在面包板上连接电源和输入输出，将 CLK 接低电平作为/S-/R锁存器使用，进行功能测试。测试和验证/S-/R锁存器的逻辑功能，记录次态真值表，测试输入输出电平变化。

3）根据测试结果回答：

a.时序逻辑电路与组合逻辑电路的区别是什么？

b. /S-/R锁存器实现存储电路的基本原理是？

c.关注上图中带*号的英文标注内容。/S-/R锁存器模型进入约束条件后，还能返回正常状态吗？

d. /S-/R 锁存器模型进入约束条件后，能动手操作出一个让/S-/R 锁存器无法返回正常状态的方法吗？

Setp2:

在面包板上测试和验证D触发器的逻辑功能，记录次态真值表，测试输入输出电平变化。下图展示了学生使用74LS74 的连接情况：

图5 D触发器功能验证连接图

根据示波器观察到的测试结果回答：

a. 从时钟上升沿到Q输出经过多长时间？
b. 从时钟上升沿到/Q 输出经过多长时间？
c. 从/CLR 有效到Q输出0经过多长时间？，到/Q输出 1经过多长时间？
d. 有没有什么办法能验证一下不满足建立保持时间会怎样？

Setp3:

学习了解 “缓动D 触发器模型”工程延时设计原理。

由于与非门的纳秒级甚至皮秒级的延时相对于工毫秒级的操作太快。所以学生在前面两个环节难以验证/S-/R 锁存器同时撤销约束条件或者D 触发器不满足建立保持时间的情况。因此，实验在每个与非门的输出端增加一个秒级的延时电路（Delay 模块），然后将延时之后的信号再送给下一级与非门。

图6 缓动D触发器模型逻辑框图

由于延时电路（Delay模块）采用了毫秒级时钟脉冲驱动的 FIFO 电路结构，因此能有效模拟学生的所有手工操作变化，并能通过肉眼看到整个D触发器内部所有 6 个与非门的逻辑变化过程。

因为学生课堂上只完成了双稳态元件章节学习，对其他复杂的电路没有学习过，所以延时电路采用以D 触发器为结构画图的形式直观设计，便于学生理解，也激发学生对 D 触发器的使用兴趣。1）在Quartus软件中，打开下图所示的“缓动D触发器模型”dff_delay工程。

图 7 缓动 D 触发器模型原理图

上图的“缓动D触发器模型”在6个与非门结构的D 触发器的基础上，每个与非门的输出端增加了约1.7秒的延时电路，等效于每个与非门从输入到输出需要 1.7秒的门延时，从而可以让读者观察到 D 触发器内部的逻辑变化过程。其中包含两种子电路模块，div22 和 delay3s。

2）下图为Div22 电路原理图，实现了对 50MHz 的时钟脉冲进行 2 的 22 次幂分频的电路结构，其电路原理将在后续的同步加一计数器章节学习。

图 8 同步 $2 ^ { 2 2 }$ 分频器原理图

其中的输入 clk 为 DE10_NANO 板的 ${ 5 0 } \mathrm { M H z }$ 时钟脉冲，周期为 20 纳秒，输出 div22clk 是周期约0.084秒的方波。输出0.084 秒脉冲是为了让电路结构简单，学生容易理解，故只采用分频器，而未采用计数器等其他电路结构。

3）下图为 1.7 秒延时电路原理图，实现了对输入 din 经过约 1.7 秒的延时之后输出的电路功能，其电路原理将在后续的移位寄存器章节学习。采用这个电路结构同样是因为结构简单，教师经过简单讲解即可，不需学生掌握过多的知识，便于学生理解。

图 9 20级D 触发器延时原理图

其中的输入clk为div22 模块产生的周期约 0.084 秒的方波，输入 din用于连接各个与非门的输出，输出delay为对 din约 1.7秒延迟后的逻辑输出。

4）“缓动 D 触发器模型”dff_delay 工程模仿了真实的维持阻塞 D 触发器，只是变化非常缓慢。真实的维持阻塞型D触发器与非门延时为纳秒级或者皮秒级，学生难以观察到电路的内部变化细节。工程将D 触发器的延时变为秒级后，操作者可以肉眼直观观察到电路的内部变化细节，从而透彻掌握双稳态元件的工作原理。工程全部由画图完成，不需要 HDL语言基础，便于学生理解。学生在本章节后续计数器和移位寄存器内容中会学习到，增加学生兴趣。学生也可以通过这个设计思路举一反三，自行设计D锁存器、维持阻塞JK触发器、维持阻塞 T触发器或者主从结构的 SR 触发器、JK触发器等电路结构并观察。

Setp4:

在 Quartus 软件中，打开下图所示的“缓动 D 触发器模型动画”Visual_DFF 工程下载到开发板上，观察测试维持阻塞D触发器工作的原理细节。

图 10 缓动 D 触发器模型动画示意图

1）给学生简要介绍“缓动D 触发器模型动画”

“缓动 D 触发器模型动画”工程在“缓动 D 触发器模型”的基础上利用 De10_nano 的“\DE10_Nano_CD\Demonstrations\FPGA\HDMI_TX”例程封装而得。学生不需明白原理，但以后自行设计时可以参考使用这些资源。

模块结构如下：

图11 缓动D 触发器模型动画基本结构

工程的内核为“缓动D触发器模型”，将输入时钟接 DE10_NANO的 50M主时钟，其他输入接按键和开关。D触发器每个与非门原本的 6个输出为G1~G6，将这些输出送入一个约 1.7秒的延时电路，该延时电路能将用户 0.084秒以上的按键或开关输入变化都经过每个与非门 1.7秒的延时输出出来，从而通过模拟的人眼可见的与非门逻辑变化，观察 D 触发器的内部工作过程。“缓动 D 触发器模型”输出 6 个门的逻辑状态和内部延时信息。屏幕显示由一个带初始化文件的显存构成，为了兼容VGA显示，屏幕分辨率设定为 $6 4 0 ^ { * } 4 8 0$ 。初始化文件画出了整个屏幕的背景和固定的字符等。6 个门的逻辑状态和内部延时信息用于刷新显存，使屏幕呈现出动画效果。为了兼容于非DE10_NANO的开发板，可以拆掉显存，直接使用LED[5..0]进行输出显示，但不如动画效果直观清楚。

工程编译结构如下：

图12 缓动D 触发器模型动画编译后结构

2）在 DE10_NANO 开发板上，下载 Visual_DFF.sof，其中拨动开关 SW3— PAUSE 端，PAUSE 为 1 时运行暂停，便于分析；
拨动开关 SW2— nPR 异步置 1 端；
拨动开关 SW1— nCLR 异步置 0 端；
拨动开关SW0— — D 数据输入端；
按键 KEY1—— CLK 时钟端；
LED0 接 Q，代表 1 号门的逻辑电平输出；
LED1 接nQ，代表2号门的逻辑电平输出；
LED2~5分别接G3~6，代表 3~6 号门的逻辑电平输出；

图 13 DE10_NANO 教学套件接口示意

DE10_NANO的HDMI输出，也可以转VGA 输出；在显示器或者电视屏幕上观察左边的门变化和右边的波形变化。其中左边的图形绿色线表示逻辑状态为0，红色线表示逻辑状态为 1。右边的波形顺序从上到下与图10 缓动D触发器模型动画示意图一致，便于学生观察和研究。

图 14 缓动D 触发器模型动画屏幕显示

3）基于 DE10_NANO，通过按键和开关改变输入信号 D、CLK、nCLR、nPR 的逻辑电平，在显示器或者电视上对照左侧的图形变化和右侧波形的同步变化，测试和研究 D 触发器的逻辑功能，记录次态真值表并记录内部输入输出电平变化及先后关系。

4）根据以下问题进行测试、分析和回答：a.反馈线a被称为置0 阻塞线的原因是？b.反馈线b被称为置1 维持线的原因是？

c.反馈线c被称为置0 维持线的原因是？

d.nPR 和 nCLR 同时有效 D 触发器会输出什么，同时撤销D 触发器会输出什么？可以允许 nPR和nCLR 同时有效吗？

e.从时钟上升沿到 Q 端输出正确电平需要几级门延迟？

f.从时钟上升沿到12号门形成互反电平需要几级门延迟？

g.CLK 的低电平持续时间最短应为几级门延迟，为什么？

h.CLK的高电平持续时间最短应为几级门延迟，为什么？

i.D 触发器的最短时钟周期是否应该为CLK低电平最短时间 $+ \cdot$ CLK高电平最短时间？

j.根据这个模型，考虑到对CLK波形的一般要求，实际D 触发器的FMAX 约束为多少级门延迟最为合理？

k.当D 在时钟上升沿前的建立时间内变化，数据D的变化（0-1 或 1-0）会不会传递到输出端？为什么？

l.当 D 在时钟上升沿后的保持时间内变化，数据 D 的变化（0-1 或 1-0）会不会传递到输出端？为什么？

m.当 nPR和nCLR 同时有效后，能动手操作出一个让 nPR和 nCLR 同时撤销的方法吗？这时延时D 触发器模型在怎么变化？为什么？

4）学生在测试过程中，会发现某些操作下如下图所示不满足建立保持时间时的振荡现象。

图 14 缓动D 触发器模型动画振荡现象屏幕显示

此时让学生自行分析和研究，鼓励学生相互讨论。经过深入的研究，学生会对 D 触发器的工作原理和时序要求透彻掌握，从而打牢数字时序世界的基础知识，为以后的EDA 设计做好准备。教师最后做出总结。

8. 教学实施进程

预习自学：

（1）复习数电教材的双稳态元件章节的内容，掌握 SR 锁存器、带使能的SR锁存器、D触发器、JK触发器、T触发器的电路结构和时序逻辑功能。

（1）学习对比74HC74和74LS74的数据手册，观察业界实际芯片结构与教学模型的差异，区别两种器件输入输出接法差异。

step1：(30 分钟)

（1）带领学生通过 PPT 回顾课堂教学内容，分析 D 触发器的 12 号门为/S-/R 锁存器，1234 号门组成带使能的SR锁存器，不考虑 abc三条反馈线，123456号门组成了D锁存器。

（2）带领学生统一认识到将 CLK 固定接低电平，则 3456 号门不再影响 12 号门，/CLR 等效为12号门组成的低有效SR锁存器的 R端，/PR等效为S 端。

（3）告知学生，一半学生桌子上放的是 74HC74，一半学生桌子上放的是 74LS74。让学生抢答预习的结论，74HC74 和 74LS74 在使用中有哪些不同。一会儿在使用中注意这些不同，防止器件损坏。

（4）让学生自行在实验箱的面包板上搭建D触发器测试电路，但不能上电。可使用实验箱，方便按键、灯、电源都通过连接实验箱上的插座实现。如果没有实验箱，可以自行在面包板上搭建完整电路。

（5）学生搭建完电路后，报告教师，教师检查后再上电。

（6）让学生自行手动操作，测试和验证/S-/R锁存器的逻辑功能根据记录情况，整理次态真值表，测试输入输出电平变化，检查电路输入输出是否符合/S-/R锁存器功能。

（7）让学生根据实验的问题关注/S-/R 锁存器不满足约束条件电路会如何变化，从而通过实际操作透彻理解锁存器的约束条件。

（8）记录通过操作主动回答问题的学生，给予加分。询问D触发器会不会有约束条件，引出下个实验教节。

step2:(15 分钟)

（9）让同学自行分析，完整使用 D 触发器功能，是否需要对上一环节的面包板电路连接进行变化，如果需要变换，请告知教师变换方式和原因。

（10）让学生测试和验证D触发器的逻辑功能，根据记录情况，整理次态真值表。

（11）询问学生是否能试出空翻现象。

（12）询问学生是否能尝试出不满足建立保持时间电路会怎样变化。如果尝试不出，那大家觉得数据端 D 如果不满足建立保持时间电路会怎样变化？原因是什么？能否创造条件观察出这些问题，引出下一个实验教节。

step3:(15 分钟)

（13）让学生打开 Quartus Prime 软件，打开/lab/dff_delay 工程，打开 dff_delay.bdf。并讲解电路图。对照课堂上的 D 触发器模型电路图，学生会发现是在 6 个与非门的 D 触发器基础上增加了两种电路结构 div22 和 delay3s。为了便于学生观察，电路将每个与非门的输出经过 delay3s模块输出来观察。

（14）给学生简要讲解 div22的电路原理图，告知学生电路实现了对50MHz的时钟脉冲进行 2的22次幂分频的电路结构，其目的是产生一个0.084秒为周期的时钟脉冲。产生 0.084秒为单位的时钟脉冲是为了找一个合适的满足用户操作速度的采样方式。这时，可以询问学生，同学们操作按键或者拨动开关的最短时间，一般是否会超过 0.1 秒？如果超过了 0.1 秒，那么用 0.084 秒的采样时钟脉冲就可以采样用户的操作而不会遗漏。其电路原理将在后续的同步加一计数器章节学习，这样做出来的就是分频器。

（15）给学生简要讲解 delay3s 的电路原理图，其目的是在 0.084 秒时钟脉冲的驱动下，将输入的数据经过了20级D触发器采样。每一个D触发器的输出送到下一个D 触发器的输入端，那么输入的变化经过一个触发器，就会延时一个时钟脉冲周期。20个D触发器就使输入信号经历了 $2 0 { * } 0 . \ 0 8 4$ 秒的延时，约为1.7秒。

（16）经过这个延时电路之后的信号再送给下级与非门，则等效于每个与非门的延时变成了 1.7秒，学生肉眼就可以观察到延时了。这个电路结构在课堂上很快会讲到，叫串入串出的移位寄存器或者先入先出存储器FIFO。

（17）告知学生本设计的意义。当我们发现有些问题难以通过实验发现时，可以采用变通或者其他辅助的方法去发现问题。比如这个设计，与非门的延时太快了，人们不可能手动操作出纳秒级的差异。那我们就将这个延时变慢到可以手动操作出来，从而为发现问题和分析问题提供渠道。这种思想方法在科学研究中可以借鉴。

（18）有了这个思想，可以通过增加或者减少触发器的数量来改变延时，也可以通过修改dff_delay来实现SR锁存器、低有效SR 锁存器、带使能的 SR锁存器、D锁存器、维持阻塞 JK触发器、维持阻塞T触发器，及主从结构的触发器。

（19）这个设计经过锁定管脚就可以直接使用了，但是不够直观。能否更直观呢？让学生关闭这个工程，引出下一个实验教节。

step4:(60 分钟)

（19）让学生按图示连接 DE10_NANO 开发板，将 HDMI 输出接到电视或经过 HDMI 转 VGA 转换器接到显示器上。

（20）让学生打开/lab/Visual_DFF 工程，将 Visual_DFF.sof 下载到开发板上。

（21）对照各个输入和各个输出，确认手动在开发板上变化输入，显示屏上左边信号的颜色和右边波形的高低状态是否变化。

（22）自由操作和研究，感觉这个D触发器和step2的 D触发器有何不同？除延时肉眼可见外，是否实现了对应功能？

（23）让学生测试和分析这个“缓动D 触发器模型动画”的逻辑功能，测试过程中充分使用 PAUSE暂停键，方便记录和分析。如果觉得电路变化太快，可以指导学生在 div22 图中再增加一级 D 触发器，这样与非门的延时就变为了 3.4s左右。根据记录情况，整理次态真值表，并与step2的结果进行对照。

（24）根据实验的既定问题，学生自由手动操作，进行测试研究，鼓励相互讨论。经过这些既定问题，学生的讨论会很热烈。教师要注意引导、鼓励和控制节奏。一个问题一个问题地进行，有利于学生统一认识，加强记忆，透彻掌握知识。

（25）针对不满足建立保持时间时可能出现的振荡现象，让学生分析研究问题产生的原因，这个振荡现象又在什么情况下被消除了？为什么？鼓励同学们自行深入研究。

（26）带领学生根据实验测试和研究结果进行实验总结。电平锁存与边沿触发的区别：电平锁存器的电路状态随着输入电平的高低变化而变化；边沿触发器的电路状态只随着时钟脉冲的上升沿或者下降沿到来而变化，但前提是数据端的变化需要满足触发器建立保持时间的要求。边沿触发的触发器如果数据端不满足建立保持时间，电路可能进入亚稳态。

（27）我们的模型只模拟了一种亚稳态发生振荡的情况，而亚稳态有多种情况。完全解决亚稳态很困难，通过后级再加同步 D 触发器是最有效的方式。要求学生课后在学习参考文献“Understanding Metastability in FPGAs”(Altera)及其他有关亚稳态（Metastability）、系统平均无故障时间（MTBF）等相关文献的基础上将自己理解的答案写在实验报告里。

（28）提出实验报告要求，让同学们注意实验报告的要求与规范，通过查找文献，整理实验记录和研究结果，回答问题进一步学习和巩固知识。

9. 实验报告要求

实验报告需要反映以下工作：

1） 实验预习内容总结。

2） 将 7474 触发器当成低有效 SR 锁存器和 D 触发器的两种功能测试电路。

3）低有效SR锁存器和D触发器的测试波形图。

4） 测试得到的次态真值表。

5）理解从SR触发器到D触发器的电路演变过程。

6）结合实验记录和参考文献回答实验内容中的所有问题。

10.考核要求与方法（限 300 字）

1） 实验过程验收（ $7 0 %$ ）：按时完成实验的 1、2 环节，各获得 20 分；按时完成实验的第 4 环节，获得30分。环节 3为学习了解环节，不计分。
2） 实验奖惩：对提前完成每个实验环节的前 $1 0 %$ 的学生，给予每次 $5 %$ 的加分。对实验中做与实验无关事情的同学，给予每次 $1 0 %$ 的扣分。
3） 独立思考：在实验第一和第四环节中，能先给容易混肴问题提出合理解答或合理分析实验结果的同学，给予 $5 %$ 加分。
4） 实验报告（ $3 0 %$ ）：实验报告的规范性与完整性，学生需要在实验报告中整理归纳实验收获，并回答实验中提出的问题。

11.项目特色或创新（可空缺，限 150 字）

1）直观趣味：肉眼可见与非门延时，透彻理解D 触发器。
2）趣味启发：激发学生的兴趣与刨根问底的愿望，学习如何用实验的方法分析解决实际中难以出现的问题，从而通过验证型实验培养学生的创新能力。
3）易于推广：实验前三个环节已经体现了实验思想，且不依赖开发板，便于推广。第四环节可以方便移植到 Xilinx、Pango 等平台。

参赛信息表